Bue... recién volví del final de hoy 04/03/09. La verdad que un QUILOMBO; yo estaba bastante bien preparado pero era muy jodido. Pasamos de que al semana pasada tomaran cúal era el tipo de acceso a la memoria RAM (Random) a preguntar los componentes del campo virtual de los descriptores (o algo así), y los ejercicios había hecho todos los que encontré en finales, resueltos, etc. hasta la fecha y los que tomaron hoy nada que ver!!!!
Obviamente... otro 2 a la libreta. Habrá que esperar la próxima mesa. lamentable, mucha bronca cuando estudias y te rompés el lomo con algo y fracasás así... ganas de pegarte un tiro en la cabeza y que se vaya todo a la mierda
En fin... alguien que haya ido hoy? Pueden subir las respuestas de lo que tomaron? Y los proximos finales de mitad de año cuando son, en junio no? Grax
hola.... este es el final q tomaron en esa fecha....
http://rapidshare.com/files/206088996/F ... -03-09.rar
Una pregunta acerca de ese final... alguien me podria explicar, por favor, como resolver el ejercicio de memoria caché q se tomo en dicho final?? (es un ejercicio nuevo con un esquema de la memoria caché propiamente dicha)
muchas gracias!!!
Mira, aca lo estoy viendo porque pienso rendir ahora en Mayo:
Los de Caché:
1. 10 bits porque son 4 bits de etiqueta, 3 bits por 8 lineas, 3 bits por 8 palabras.
2. Pasas a Binario y te vas a dar cuenta que la primer parte de 0B2 coincide con una sola etiqueta. No se porque es asi.
3. Idem al anterior, lo pasas a binario y esa es la respuesta.
4. Es la linea 6.
Un saludo
Hola...tengo dudas con este ejercicio de un final de ARQUITECTURA......
"un sistema de memorias paginadas usa pag de 4K y opera en un entorno donde la direccion lineal es de 32bits.
1. De cuantas filas*columnas (M*N) es cada tabla de paginas"
(RTA:10*10) (???)
Y con estas preguntas.....alguien me puede ayudar...??
1-Con dos o tres palabras como máximo indique la acción de las señales NMI e INTR
(RTA: interrupciones hardware)
2-Durante que ciclo se consultan las banderas que almacenan el estado de estas señales?
(RTA: ciclo interrupcion) (???)
3- Que modulo Hardware genera la señal INTR?
(???)
4- En que posición de la IDT o tabla de vectores de interrupciones se encuentra su vector?
(vector 8 ó 32-255) (???)
muchas gracias..
leandropo85 escribió:Hola...tengo dudas con este ejercicio de un final de ARQUITECTURA......
"un sistema de memorias paginadas usa pag de 4K y opera en un entorno donde la direccion lineal es de 32bits.
1. De cuantas filas*columnas (M*N) es cada tabla de paginas"
(RTA:10*10) (???)
Y con estas preguntas.....alguien me puede ayudar...??
1-Con dos o tres palabras como máximo indique la acción de las señales NMI e INTR
(RTA: interrupciones externas)
2-Durante que ciclo se consultan las banderas que almacenan el estado de estas señales?
(RTA: ciclo interrupcion o especiales) (???)
3- Que modulo Hardware genera la señal INTR?
procesador
4- En que posición de la IDT o tabla de vectores de interrupciones se encuentra su vector?
(de 32-255 las primeras 31 posiciones estan reservadas) (???)
muchas gracias..
fedediaz87...Muchisimas gracias!!! por las rtas. a las preguntas (tenia dudas con las mismas)
Otra cosa... tenes idea si la solucion del ejercicio, que habia planteado anteriormente, es correcta?
"Un sistema de memorias paginadas usa pag de 4K y opera en un entorno donde la direccion lineal es de 32bits. De cuantas filas*columnas (M*N) es cada tabla de paginas?"
(RTA:10*10) (??)
Nuevamente, muchas gracias!!!
Perdón que reviva un thread de hace varios meses pero estoy por rendir el final de arquitectura y tengo una duda con dos preguntas de este final que están discutiendo:
Cita:4- En que posición de la IDT o tabla de vectores de interrupciones se encuentra su vector?
(de 32-255 las primeras 31 posiciones estan reservadas)
Acá no serían cualquiera de las entradas menos las 11 (20-31) reservadas por intel?
Cita:"Un sistema de memorias paginadas usa pag de 4K y opera en un entorno donde la direccion lineal es de 32bits. De cuantas filas*columnas (M*N) es cada tabla de paginas?"
(RTA:10*10) (??)
No son 1k filas x 32 bits cada descriptor?
Saludos!