UTNianos

Hola gente , vamos al grano, tengo un par de dudas con ejercicios practicos de arquitectura y quería saber si alguno me podía ayudar, estos son los ejercicios:

1)Sabiendo que una CPU genera una dirección de 24 bits que permiten acceder a la memoria principal y ala cache y que la cache tiene 128 lineas de 32 palabras (bytes) cada una indicar:
a)Cual es el tamaño de la memoria principal (este si se como se calcula)
b)Cuantos bytes tiene el campo etiqueta en el caso de correspondencia totalmente asociativa.
c)Cuantos bytes tiene el campo etiqueta en el caso de correspondencia.


otro:

2)Un sistema de memoria segmentada utiliza un segmentado de 1022 bytes para el primer segmento de código. Si utiliza la gestión de memoria virtual:
a)Cual es el valor del campo selector de la dirección virtual que puede accederlo.
b)Cual es el valor del campo limite expresado en hexadecimal


otro:

3) Una dirección física es visualizada por el controlador cache de la siguiente manera

|--------------------------|------|------------|
|9-----------------------0|3----0|5--------0|

Primer campo 10 bits , segundo campo 4 bits, tercer campo 6 bits

a) Que cantidad de bytes o palabras constituyen la linea
b) De cuantas lineas es la cache
c) Cuantos bits se utilizan para la etiqueta


Desde ya gracias.

Son ejercicios de finales que saque de la fotocopiadora, si alguien no los tenia aprovechelos.

Mira es dificil q estes menos seguro q yo.

Fijate si coincide en algo.

1- a) 16MB
b) Si es totalmente asociativa deveria ser de 19 la etiqueta. Ya q con los 4 restantes definis q Byte de la linea.
c) Aca supongo q se refiere al de asociativo de 1 via. Si es asi la etiqueta deveria ser de 12 bits. (los 7 para definir la linea salen de la misma direcion, por la estructura asoc. Y los 5 restantes q byte de la linea.)

2- a,b no tengo idea

3- a) si se usan 6 bit para la indicar la pos. Entonces hay 2^6 bytes en una linea
b) si se usan 4bit para la indicar la linea. Entonces hay 2^4 lineas en la Cache
c) 10 bit

Espero q te sirva de ayuda.

Cita:2)Un sistema de memoria segmentada utiliza un segmentado de 1022 bytes para el primer segmento de código. Si utiliza la gestión de memoria virtual:
a)Cual es el valor del campo selector de la dirección virtual que puede accederlo.
b)Cual es el valor del campo limite expresado en hexadecimal

Como puede ser que vea eso en Sistemas Operativos y me parezca copado, y lo vi en Arquitectura y me parecia una garcha????????????????

2)Un sistema de memoria segmentada utiliza un segmentado de 1022 bytes para el primer segmento de código. Si utiliza la gestión de memoria virtual:
a)Cual es el valor del campo selector de la dirección virtual que puede accederlo.
Supongo que Cero????

b)Cual es el valor del campo limite expresado en hexadecimal
arrancando desde cero, hay que pasar a hexa 1021, es de 20 bits el limite,

Hola...tengo dudas con este ejercicio del final de ARQ......
"un sistema de memorias paginadas usa pag de 4K y opera en un entorno donde la direccion lineal es de 32bits.
1. De cuantas filas*columnas (M*N) es cada tabla de paginas."
(RTA:10*10) (???)

Y con estas preguntas.....alguien me puede ayudar...??

1-Con dos o tres palabras como máximo indique la acción de las señales NMI e INTR
(RTA: interrupciones hardware)
2-Durante que ciclo se consultan las banderas que almacenan el estado de estas señales?
(RTA: ciclo interrupcion) (???)
3- Que modulo Hardware genera la señal INTR?
(???)
4- En que posición de la IDT o tabla de vectores de interrupciones se encuentra su vector?
(vector 8 ó 32-255) (???)

muchas gracias a todos!!!