09-09-2015, 17:44
Hola gente. Escribo para ver si alguien me puede dar una mano. Estamos haciendo un TP para Arquitectura de computadoras y ya lo tengo casi terminado, pero hay algunos puntos que no termino de entender qué me pide, o cómo resolver:
1) Sabiendo que la fase fetch consta de 5 microoperaciones, a saber:
f1 = F.t0 IP -> MAR
f2 = F.t2 Contenido de palabra de memoria -> MDR
f3 = F.t5 MDR -> IR
f4 = F.t1 IP + 1 -> IP
f5 = F.t7 0 -> F
Implementar esta lógica con una memoria PLA (ayuda: el estado del flag F y los ti son las entradas y las fi las salidas)
Primero que nada qué sería una memoria PLA? Y como implementaría esta lógica?
2) Una CPU tiene un reloj de 1GHz. ¿Cuanto tiempo es un ciclo de máquina para esta CPU?
Establecí, si no me equivoco, que cada pulso de reloj sería de 1 nanosegundo. Pero cuanto tiempo sería un ciclo de máquina?
Cualquier ayuda se agradece.
Saludos!
1) Sabiendo que la fase fetch consta de 5 microoperaciones, a saber:
f1 = F.t0 IP -> MAR
f2 = F.t2 Contenido de palabra de memoria -> MDR
f3 = F.t5 MDR -> IR
f4 = F.t1 IP + 1 -> IP
f5 = F.t7 0 -> F
Implementar esta lógica con una memoria PLA (ayuda: el estado del flag F y los ti son las entradas y las fi las salidas)
Primero que nada qué sería una memoria PLA? Y como implementaría esta lógica?
2) Una CPU tiene un reloj de 1GHz. ¿Cuanto tiempo es un ciclo de máquina para esta CPU?
Establecí, si no me equivoco, que cada pulso de reloj sería de 1 nanosegundo. Pero cuanto tiempo sería un ciclo de máquina?
Cualquier ayuda se agradece.
Saludos!