Seguimos buscando a Arshak. Ayudanos compartiendo!
Encuesta no oficial de docentes
Resultados de la encuesta no oficial de docentes
Probaste el SIGA Helper?

Donar $100 Donar $200 Donar $500 Donar mensualmente


Enviar respuesta 
 
Calificación:
  • 0 votos - 0 Media
  • 1
  • 2
  • 3
  • 4
  • 5
Buscar en el tema
[APORTE] 2º Parcial [TDI]
Autor Mensaje
matyary Sin conexión
Presidente del CEIT
SORPRENDEME!
********

Ing. Electrónica
Facultad Regional Buenos Aires

Mensajes: 1.809
Agradecimientos dados: 68
Agradecimientos: 343 en 83 posts
Registro en: Mar 2011
Mensaje: #1
Thumbs Up [APORTE] 2º Parcial [TDI] Parciales Técnicas Digitales I
Adjunto segundo parcial de Técnicas Digitales I tomado por Camilo Rodriguez Carabajales.

   

   

\[\sqrt{-1} \;\; 2^3 \;\; \sum \;\; \pi\]
... and it was good!


Mi web: Von Hexlein
29-11-2012 11:19
Encuentra todos sus mensajes Agregar agradecimiento Cita este mensaje en tu respuesta
[-] matyary recibio 4 Gracias por este post
Feer (29-11-2012), Rodrigoatg (16-12-2012), JulianD (22-12-2012), mcTowers (27-05-2013)
matyary Sin conexión
Presidente del CEIT
SORPRENDEME!
********

Ing. Electrónica
Facultad Regional Buenos Aires

Mensajes: 1.809
Agradecimientos dados: 68
Agradecimientos: 343 en 83 posts
Registro en: Mar 2011
Mensaje: #2
RE: [APORTE] 2º Parcial [TDI]
Dejo el VHDL del ejercicio 4, si alguien me lo corrige estarí[/code]a genial =D

--vhdl de maquina de estados conversion natural->complementoa2
library ieee;
use ieee.std_logic_1164.all;
--
entity maqestados is
port (y: in std_logic; z: out std_logic);
end maqestados;
--
architecture logica of maqestados is
type tipo_estado is (a,b,c,d,e,f,g);
signal estado: tipo_estado:=a;
signal est_prox: tipo_estado;
begin
process (estado)
begin
case estado is
when a=>if y='0' then z='0'; est_prox<=b; elsif y='1' then z='1'; est_prox<=c;
when b=>if y='0' then z='0'; est_prox<=d; elsif y='1' then z='1'; est_prox<=e;
when c=>if y='0' the z='1'; est_prox<=e; elsif y='1' then z='0'; est_prox<=e;
when d=>if y='0' the z='0'; est_prox<=f; elsif y='1' then z='1'; est_prox<=g;
when e=>if y='0' the z='1'; est_prox<=g; elsif y='1' then z='0'; est_prox<=g;
when f=>if y='0' the z='0'; est_prox<=a; elsif y='1' then z='1'; est_prox<=a;
when g=>if y='0' the z='1'; est_prox<=a; elsif y='1' then z='0'; est_prox<=a;
end case;
end process;
end logica;


Off-topic:
Falta agregar VHDL a la barra de código del editor de mensaje brunodiaz ... no sé si tiene sentido, se usa en TDI y no sé si alguna otra materia también.

\[\sqrt{-1} \;\; 2^3 \;\; \sum \;\; \pi\]
... and it was good!


Mi web: Von Hexlein
16-12-2012 18:05
Encuentra todos sus mensajes Agregar agradecimiento Cita este mensaje en tu respuesta
brunodiaz Sin conexión
The Dark Knight
Bla
**********

Ing. en Sistemas
Facultad Regional Buenos Aires

Mensajes: 7.707
Agradecimientos dados: 92
Agradecimientos: 384 en 135 posts
Registro en: May 2008
Mensaje: #3
RE: [APORTE] 2º Parcial [TDI]

--vhdl de maquina de estados conversion natural->complementoa2
library ieee;
use ieee.std_logic_1164.all;
--
entity maqestados is
port (y: in std_logic; z: out std_logic);
end maqestados;
--
architecture logica of maqestados is
type tipo_estado is (a,b,c,d,e,f,g);
signal estado: tipo_estado:=a;
signal est_prox: tipo_estado;
begin
process (estado)
begin
case estado is
when a=>if y='0' then z='0'; est_prox<=b; elsif y='1' then z='1'; est_prox<=c;
when b=>if y='0' then z='0'; est_prox<=d; elsif y='1' then z='1'; est_prox<=e;
when c=>if y='0' the z='1'; est_prox<=e; elsif y='1' then z='0'; est_prox<=e;
when d=>if y='0' the z='0'; est_prox<=f; elsif y='1' then z='1'; est_prox<=g;
when e=>if y='0' the z='1'; est_prox<=g; elsif y='1' then z='0'; est_prox<=g;
when f=>if y='0' the z='0'; est_prox<=a; elsif y='1' then z='1'; est_prox<=a;
when g=>if y='0' the z='1'; est_prox<=a; elsif y='1' then z='0'; est_prox<=a;
end case;
end process;
end logica;


matyary. Listo =)
(Este mensaje fue modificado por última vez en: 22-12-2012 12:33 por brunodiaz.)
22-12-2012 12:33
Encuentra todos sus mensajes Agregar agradecimiento Cita este mensaje en tu respuesta
[-] brunodiaz recibio 2 Gracias por este post
matyary (22-12-2012), JulianD (22-12-2012)
matyary Sin conexión
Presidente del CEIT
SORPRENDEME!
********

Ing. Electrónica
Facultad Regional Buenos Aires

Mensajes: 1.809
Agradecimientos dados: 68
Agradecimientos: 343 en 83 posts
Registro en: Mar 2011
Mensaje: #4
RE: [APORTE] 2º Parcial [TDI]
Buenísimo, quedó 10pts.


--vhdl de maquina de estados conversion natural->complementoa2
library ieee;
use ieee.std_logic_1164.all;
--
entity maqestados is
port (y: in std_logic; z: out std_logic);
end maqestados;
--
architecture logica of maqestados is
type tipo_estado is (a,b,c,d,e,f,g);
signal estado: tipo_estado:=a;
signal est_prox: tipo_estado;
begin
process (estado)
begin
case estado is
when a=>if y='0' then z='0'; est_prox<=b; elsif y='1' then z='1'; est_prox<=c;
when b=>if y='0' then z='0'; est_prox<=d; elsif y='1' then z='1'; est_prox<=e;
when c=>if y='0' then z='1'; est_prox<=e; elsif y='1' then z='0'; est_prox<=e;
when d=>if y='0' then z='0'; est_prox<=f; elsif y='1' then z='1'; est_prox<=g;
when e=>if y='0' then z='1'; est_prox<=g; elsif y='1' then z='0'; est_prox<=g;
when f=>if y='0' then z='0'; est_prox<=a; elsif y='1' then z='1'; est_prox<=a;
when g=>if y='0' then z='1'; est_prox<=a; elsif y='1' then z='0'; est_prox<=a;
end case;
end process;
end logica;


\[\sqrt{-1} \;\; 2^3 \;\; \sum \;\; \pi\]
... and it was good!


Mi web: Von Hexlein
22-12-2012 15:21
Encuentra todos sus mensajes Agregar agradecimiento Cita este mensaje en tu respuesta
Buscar en el tema
Enviar respuesta 




Usuario(s) navegando en este tema: 1 invitado(s)



    This forum uses Lukasz Tkacz MyBB addons.